مدارهای منطقی

دوره‌های دانشگاهی
38 جلسه

سرفصل‌ها

این درس یکی از مهمترین دروس گرایش دیجیتال مهندسی برق و همین طور مهندسی کامپیوتر است. هدف از این درس آشنایی با اصول و تحلیل و طراحی مدار های منطقی دیجیتال ، طراحی سیستمی توسط مدارهای مجتمع قابل برنامه ریزی (PLD) و زبان توصیف سخت افزار است.
مدرس دوره
زین العابدین نوابی

دکتر نوابی استاد تمام دانشگاه تهران و استاد دانشگاه پلی تکنیک ماساچوست است . وی از بنیان گذاران علم دیجیتال در ایران است و تا کنون چندین کتاب به زبان‌های انگلیسی و فارسی به چاپ رسانده‌اند. زمینه فعالیت وی مدارات دیجیتال، محاسبات موازی،CAD tool، و زبان سخت افزار است.

فیلم های آموزشی
ساعت
45:22 ساعت
Combined Shape Created with Sketch. 38 جلسه
جلسه اول - introduction،Digital Design،From switches to complete systems،Design methods
"62:49
جلسه دوم - Numbers،Integers،Fractional،Hex& Octal،BCD،Gray code،Excess-3
"58:49
جلسه سوم -Coding systems،Acii،Arithmetic،Signed & unsigned،2's complement and examples،Overflow ،Sign extension
"65:17
جلسه چهارم - Transistor structure - Transistor Model - Logic value system - Verilog transistor model - Transistor delay paramet
"74:03
جلسه پنجم - Inverter transistorlevel - Inverter verliog description
"85:31
جلسه ششم - Gate structires - NAND gate cmos - NOR gate cmos - MUX gate structure - XOR gate structures
"54:19
جلسه هفتم - Transistor logic - Pass transistors & threshold drop - Week 1 & weak 0 - Transmission gate - MUX using pass transis
"71:41
جلسه هشتم - Overflow circuit implementation - Gate level implementation - Verilog gate level - Verilog using assign statement -
"68:41
جلسه نهم - Boolean Algebra examples - Truth table karnaugh map - Produnt term - Sum of products - Standard SOP - combining of m
"50:40
جلسه دهم - Implicant - PI -EPI - Unique functions - Using EPI analysis -3&4 variable maps
"73:31
جلسه یازدهم - 4variable maps - All NOR - Product of Sums - POS - Maxterms - Breaking NANDS,NOR - 2input gates - longest path
"77:08
جلسه دوازدهم - Timing - Hazards - Potential Hazards - Logical Hazards - Electrical Hazarads
"71:11
جلسه سیزدهم - Tabular minimization - Cubical representation - PI , EPI using tabular method
"57:23
جلسه چهاردهم - RTL components - Flow from transistors , gate , RTL - Elements of RT level design - Activity levels - 2-4 Decode
"77:53
جلسه پانزدهم - Decoder verilog - Multiplexer - Tri -State - Cascading MUX
"74:01
جلسه شانزدهم - Multiplexer Tri-state - Using MUX for random logic - Full & half adder - 4bit adder - Subtrator - adder Subtrac
"74:20
جلسه هفدهم - Parity circuit - Verilog for parity - Generate stataement coparator - iterative 1bit comparator - Magnitude compar
"85:01
جلسه هجدهم - Fast adders - bit level - block level - Group propogate & generate - 2bit adder -
"59:49
جلسه نوزدهم - Adders - Carry skip adder - Priority encoders - Cascadable priority encoder - ALU - 8function ALU - input sensiti
"125:21
جلسه بیستم - PLD:programmable - Logic devices - ROM -ROM evolotion - PROM - EPROM - EEPROM
"79:43
جلسه بیست و یکم - ROM - PLA folding - Programmable array - Logic , product term expansion - CPLD - Multiple PALs - FPGA structu
"81:51
جلسه بیست و دوم - FeedBack Memory Elements , Cross-Coupled NOR , Memory , Clock , D Latch & ...
"57:56
جلسه بیست و سوم - D-latch - Resolving the transparancies - JK Flip-Flop - Toggol Filp-Flop - Binary counter with TFF - Synchron
"79:13
جلسه بیست و چهارم - آشنایی با نرم افزار
"32:38
جلسه بیست و پنجم - Flip -Flop - D-type Flip Flop - Transition - edge Trigger - Rising & Falling edge
"88:06
جلسه بیست و ششم - Cross -coupled Latch - Serial input right shfter - Verilog description - Parallel load - Ring counters twist
"89:01
جلسه بیست و هفتم - Counters - Hoffman model - Carry in & out and load input - Divider
"58:57
جلسه بیست و هشتم - Random counter - State diagram for controller - Datapath componenets - Controller state diagram
"67:53
جلسه بیست و نهم - RTL , Statemachine , Data Path , Controller Timing , S.M. Verilog , Moore Mealy implementation and Timing
"83:46
جلسه سی ام - Mealy Moore Timing , One Hot Implementation , One Hot Initialization & ...
"77:08
جلسه سی و یکم - Divider Datapath , Devider Controller State Diagram , Divider Controller Verilog , Completing The Divider
"50:43
جلسه سی و دوم - RT level design flow - Datapath - Controller - Intra-RTL communication - Worst case analysis - Clock duration
"80:33
جلسه سی و سوم- Multiplator datapath - Multiliplior controller - Start- ready handshaking - Controller state diagram-Datapath ve
"65:22
جلسه سی و چهارم - Multiplior controller - Verilog description of Multipier - e^x design - Problem description Datapath
"77:48
جلسه سی و پنجم - طراحی مدارهe^x در سطح RTL
"56:10
جلسه سی و ششم - Hand Shaking , Multiplier Wrapper , Device To Device , Arbitration , Memory-Tiimer
"71:03
جلسه سی و هفتم - Wrapper , Shared Devices , Shared Busses , Bidirectional Bus & ...
"84:44
جلسه سی و هشتم - Input Output Wrapper e^x
"72:17